Code-Generierung aus SysML-Konnektoren mit gemischten Hardware/Software-Endpunkten

SysML connector based code generation between mixed hardware/software endpoints

URL
Dokumentart: Bachelor Thesis
Institut: Department Informations- und Elektrotechnik
Sprache: Deutsch
Erstellungsjahr: 2012
Publikationsdatum:
SWD-Schlagwörter: SysML
DDC-Sachgruppe: Ingenieurwissenschaften und Maschinenbau

Kurzfassung auf Deutsch:

In der vorliegenden Arbeit wird untersucht wie in SysML-Modellen beschriebene Hardware/Software-Schnittstellen automatisiert durch Codegeneration synthetisiert werden können. Für diesen Zweck wurde ein Transformationskonzept sowie ein Generatorprototyp entworfen, welcher ein Register File als Hardware-Komponente in VHDL sowie einen Hardware Abstraction Layer für die Software-Komponente erzeugt.

Kurzfassung auf Englisch:

This paper presents an approach for automated hardware/software interface synthesis based on SysML models. In order to achieve this goal a transformation concept and a prototyp code generator will be shown being capable of generating a register file component in VHDL as well as a hardware abstraction layer for the software module.

Hinweis zum Urherberrecht

Für Dokumente, die in elektronischer Form über Datenenetze angeboten werden, gilt uneingeschränkt das Urheberrechtsgesetz (UrhG). Insbesondere gilt:

Einzelne Vervielfältigungen, z.B. Kopien und Ausdrucke, dürfen nur zum privaten und sonstigen eigenen Gebrauch angefertigt werden (Paragraph 53 Urheberrecht). Die Herstellung und Verbreitung von weiteren Reproduktionen ist nur mit ausdrücklicher Genehmigung des Urhebers gestattet.

Der Benutzer ist für die Einhaltung der Rechtsvorschriften selbst verantwortlich und kann bei Mißbrauch haftbar gemacht werden.