Zum Einsatz von rekonfigurierbarer Hardware in Prozessorarchitekturen

URN urn:nbn:de:gbv:705-opus-4947
URL
Dokumentart: Dissertation
Institut: Technische Informatik / Prof. B. Klauer (ehem. Prof. H.Ch. Zeidler)
Fakultät: Fakultät Elektrotechnik
Hauptberichter: Zeidler, Hans Christoph (Prof. Dr.-Ing.)
Sprache: Deutsch
Tag der mündlichen Prüfung: 24.06.2005
Erstellungsjahr: 2005
Publikationsdatum:
SWD-Schlagwörter: Mikroarchitektur, FPGA
Freie Schlagwörter (Deutsch): Prozessorarchitektur, dynamische Rekonfiguration, partielle Rekonfiguration, rekonfigurierbare Hardware
DDC-Sachgruppe: Informatik

Kurzfassung auf Deutsch:

Konventionelle fest verdrahtete Hardware zeichnet sich durch ein hohes Maß an Flexibilität aus, indem sie anhand von Anwendungssoftware eine Vielfalt von Problemlösungen ermöglicht. Trotz ihrer stetig steigenden Leistungsfähigkeit genügt sie für zeitkritische Anwendungen jedoch nicht immer den gestellten Anforderungen. In solchen Fällen werden meistens sog. Application Specifi Integrated Circuits (ASICs) verwendet. Dieser Art von Hardware fehlt jedoch die Flexibilität, für unterschiedliche Anwendungen eingesetzt werden zu können. Field-Programmable-Gate Arrays (FPGAs) vereinigen die Vorteile beider Hardware-Plattformen: Leistungsfähigkeit und Flexibilität. Dennoch bleiben aufgrund des bisherigen damit verbundenen hohen Hardware- und Software-Aufwands (z.B. Hardware/Software-Partitionierung) der Anwenderkreis und die Anwendungsgebiete sehr beschränkt. ----- Die vorliegende Arbeit untersucht einen evolutionären Ansatz, in wieweit die Vorzüge rekonfigurierbarer Hardware (FPGA) in Prozessorarchitekturen eingesetzt werden können. Im Gegensatz zu den bisherigen Ansätzen sollten dabei die Kompatibilität mit herkömmlichen Rechensystemen gewährleistet sein und bestehende Hardware- und Software-Werkzeuge weiterhin verwendbar bleiben. Zu diesem Zweck wurde im Rahmen dieser Arbeit das Modell einer rekonfigurierbaren Mikroarchitektur entwickelt. Anhand von Software-Simulationen wurden unterschiedliche Möglichkeiten der Hardware-Rekonfiguration auf ihr Leistungspotenzial hin überprüft. Daraufhin wurde mit Blick auf die hohe Komplexität eines modernen Prozessors einerseits und die Einschränkungen heutiger Entwurfswerkzeuge andererseits ein realitätsnahes Modell einer partiell und dynamisch rekonfigurierbaren Mikroarchitektur vorgezogen und auf einem FPGA implementiert. Dabei wurden vordefinierte Hardware-Konfigurationen während der Programmausführung und in Abhängigkeit der anwendungsspezifischen Hardware-Anforderungen ausgetauscht. Die Mikroarchitektur implementiert den ARM-Thumb-Befehlssatz anhand einer fünfstufigen superskalaren Pipeline. Die erzielten Ergebnisse ermutigen zur Weiterführung des entwickelten Konzeptes, das bereits durch eine auf dieser Arbeit basierende Weiterentwicklung bestätigt wurde.

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