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Kurzfassung auf Deutsch:

Der vorliegende Bericht ist die technische Dokumentation zu NN8 CHIP, der ersten Implementation der in [Hendrich 94] vorgeschlagenen voll skalierbaren Architektur für HopfieldGardner Netzwerke mit binären Kopplungen. Obwohl die Architektur eigentlich in Hinblick auf Wafer-Scale Integration ausgelegt ist, macht auch der Entwurf eines einfachen Testchips mit nur acht Neuronen Sinn: NN8 CHIP dient als Prototyp, der mit geringem Aufwand erlaubt, die Korrektheit der Architektur und der Algorithmen zu testen. Ein Minimalsystem mit einem oder wenigen NN8 CHIP's und SRAMs erlaubt zudem den Test der implementierten Lernregel für große Netzwerke, die auf normalen Workstations wegen enormer Rechenzeiten kaum zugänglich sind. Das Design wurde im Rahmen des Entwurfsprojektes 31.331 im WS 93 begonnen und bis zum SS 94 fertiggestellt. Dabei konnten auch zum ersten Mal die, über EUROCHIP zur Verfügung gestellten, state-of-the-art Programme Synopsys VSS, Synopsys Design Compiler und Cadence OPUS eingesetzt werden. * In einer kurzen Übersicht wird zunächst der Aufbau eines Hopfield-Gardner Netzwerks skizziert. Dann werden die Struktur von NN8 CHIP und einige Optimierungen beschrieben. * Ein kurzer Abschnitt fait die Erfahrungen mit den beim Entwurf von NN8 CHIP benutzten Werkzeugen zusammen. Dies erscheint sinnvoll, da für NN8 CHIP erstmals der Entwurfsablauf VHDL > Synopsys VSS > Synopsys Design Compiler > Cadence OPUS eingesetzt wurde. * Darauf folgt die vollständige Beschreibung des in NN8 CHIP implementierten Befehlssatzes. Dazu gehört auch die Beschreibung des Chip-Timings. * Der Bericht schließt mit den technischen Dokumentationen zum Pinout und den für die Postlayout Simulationen benutzten Simulationsstimuli.